SJT 10566-1994 可测性总线 第一部分 标准测试存取口与边界扫描结构
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ID： |
3B52F5A89F9D4218967315536311AE49 |
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文件大小(MB)： |
5.42 |
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页数： |
89 |
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文件格式： |
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日期： |
2024-7-27 |
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中华人民共和电子行业标准,SJ/T 10566—94,可测性总线,第一部分:标准测试存取口,与边界扫描结构,Testability bus,Part I ： Standard test access port and,boundary scan architecture,1994-08-08 发布1994-12-01 实施,中华人民共和国电子工业部发布,目 次,1,b 1,1.2,2,2.1,2. 2,2.3,2.4,2. 5,2.6,3,3.1,3. 2,主题内容与适用范围,主题内容,适用范围,概述..,操作概述,组装产品的测试应用-,其它目标的测试应用-,本标准结构 .,约定.,术语.. *……,测试存取口,形成测试存取口的连接,测试时钟输入（TCK） ?,⑴,(1),(1),(1),(1),(2),<4),⑷,(4 ),(5),(7),(8),( ￡ ),3.3 测试方式选择输入（TMS） " （9）,3.4 测试数据输入（TDD .. （9）,3.5 测试数据输出（TDO）. （9）,3.6 测试复位输入（TRST兼） .. ハ…（10）,3.7 与本标准兼容的器件的互连 （11）,4 测试逻辑结构. . （12）,4.1 测试逻辑设计.. ヽ………?…… （12）,4.2 测试逻辑的实现.. （13）,5 TAP控制器 (13),5.1 TAP控制器状态图 .. （13）,5.2 TAP控制器操作 . （18）,5.3 TAP控制器初始化 （20）,6 指令寄存器.. *. （25）,6.1 指令寄存器的设计与结构 （25）,6.2 指令寄存器操作. （26）,7 指令. （28）,7. 1,7. 2,测试逻辑对指令的响应,公用指令,(28),(29),7 3 专用指令.. （29）,7.4 旁路（BYPASS）指令） (30),7. 5 边界扫描寄存器指令(30),7. 6 取样/预装入(SAMPLE/PRELOAD)指令 ?一. (32),7.7 外测试(EXTEST)指令 (34),7.8 内测试(INTEST)指令. …ハ”. (35),1,7,7,7,7,9运行内装自测试(RUNBIST)指令,10器件识别寄存器指令,11标识码(IDCODE)指令…ハ,12用户代码(USERCODE)指令,9,9. 1,10,10. 1,10.2,10. 3,10.4,10. 5,10. 6,10. 7,测试数据寄存器,测试数据寄存器的规定..,测试数据寄存器的设计与构造,测试数据寄存器操作..,旁路寄存器ー.,旁路寄存器的设计与操作……,边界扫描寄存器.,边界扫描寄存器单元的规定,边界扫描寄存器的实现,系统输入引脚..,系统时钟输入引脚……,二态系统愉出引脚,三态系统输岀引脚,双向系统引脚……,(38),(40),(41),(41),(41),(42),(43),(44),(46),(46),(47),(47),(52),(52),(56),(57),(61),(64),8,1,2,3,11 器件识别寄存器. (66),11.1 器件识别寄存器的设计与操作丒.. (66),11.2 制造者标识码 (67),11.3 部件号数码.(68),11.4 型式码.. (68),12. 一致性和文件编制要求.. (68),12.1 申请对本标准的一致性. (68),12.2 原始与二次源的器件. -.. (69),12.3 文件编制要求 . …-. (69),附录A ー个采用电平敏感设计技术的典型实现(参考件) (72),A1 最高电平测试逻辑设计 (72),A2锁存器设计. . (74),A3 TPA控制器的实现 .. (74),A4 指令寄存器的实现 (77),A5旁路寄存器的实现,边界扫描寄存器的实现(79),附录B 英中和中英对照术语和指令名、缩写字等一览表(参考件).. (； 1),A 6,B!英中对照术语ー览表 .. (81),B2英中对照指令名、状态名与缩写字一览表 .. (83),B3中英对照木语ー览表.(84),B4中英对照指令名、状态名与缩写字ー览表(85),- 2 -,中华人民共和国电子行业标准,可测性总线,第一部分:标准测试存取口,与边界扫描结构,SJ/T 10566—94,Testabilitybus,Part 1： Standard test access port and,boundary scan architecture,1主题内容与适用范,1.I主题内容,本标准规定了数字集成电路和模拟/数字混合集成电路的数字部分用的测试存取口,（TAP）与边界扫描结构。本标准规定的测试逻辑可包含在集成电路内,由一个边界扫描寄存,器和若干其它块构成,并可通过测试存取口进行存取,V2适用范围,本标准适用于在集成电路组装在ー块印制电路板或其它基底上后测试集成电路间的互连,性、测试集成电路本身和在这个器件正常工作期间观测或修改电路的动作,2概述,2.1操作概述,本条提供了与本标准兼容的器件操作的概括说明,本标准规定的电路系统允许测试指令和有关测试数据馈送到ー个器件，从而允许读岀这,些指令的执行结果。所有信息（指令、测试数据和测试结果）都以串行格式传递,操作序列应由一个总线主控器控制,主控器可以是一台自动测试设备（ATE）或者ー个与,一条高级测试总线接口的器件,作为ー个完整系统维护结构的一部分。控制是通过对连接到该,总线主控器的各种器件的测试方式选择（TMS）和测试时钟（TCK）输入施加的信号而获得的,从初始状态的起动,本标准规定的测试电路系统在初始状态下是待用……
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